自主半导体ip是什么意思-3nm芯片成本近6亿美元，贵在哪里？

从 20 世纪 60 年代到 2010 年代，缩小晶体管的工程创新大约每两年就会使单个计算机芯片上的晶体管数量增加一倍，摩尔定律导致芯片速度和效率不断提高。

10纳米、7纳米、5纳米、3纳米……​​这些逐渐缩小的芯片工艺数量，是全球电子产品整体性能不断进化的核心驱动力。 随着制造更小的晶体管的工程难度增加或变得不可能，半导体行业的资本支出和人才成本以不可持续的速度增加。

国际商业战略（IBS）首席执行官Handel Jones表示：“设计28纳米芯片的平均成本为4000万美元。相比之下，设计7纳米芯片的成本为2.17亿美元，设计5纳米器件的成本为416美元，3nm设计成本将高达5.9亿美元。”

在先进工艺设计成本方面，知名半导体技术研究机构Semiengingeering也统计了不同工艺下芯片的成本。 其中，28nm节点上的芯片开发仅需要5130万美元，16nm节点需要1亿美元，7nm节点需要2.97亿美元。 到了5nm节点，开发芯片的成本将达到5.42亿美元，而3nm节点还没有数据，可能是因为3nm还处于研发阶段，成本很难估计。 但从这个趋势来看，3nm芯片的研发成本可能会接近10亿美元。

先进工艺设计成本（来源：Semiengineering）

据台积电和三星预计卡通人物，2022年将进入3nm阶段，可见先进芯片的烧钱游戏正在加速。 IBS数据显示，3nm工艺开发将花费40亿至50亿美元，而建设3nm生产线的成本约为150亿至200亿美元。 这个数据也解释了为什么台积电之前宣布的3nm晶圆厂需要投资200亿美元。 为了进军3nm工艺，三星的投入不亚于台积电。 从这一点来看，很多芯片厂商都不具备这个实力。

确实，工艺技术的研发和生产成本一代代上涨，不断飙升的技术难度和研发成本让大部分芯片代工厂挡在了山腰。 2018年，当时全球排名第二的代工厂GlobalFoundries因研发成本过高而被迫放弃7nm工艺的开发。 目前全球只剩下台积电、三星、英特尔仍在冲刺榜首。

在全球都在为3nm及更先进工艺节点做准备之际，本文重点围绕芯片设计和制造中的多个关键节点来分析为什么3nm芯片或先进工艺芯片的成本如此之高。

为什么先进制程芯片的成本这么贵？

按照芯片制造工艺可分为主产业链和配套产业链：主产业链包括芯片设计、制造、封装和测试； 配套产业链包括IP、EDA、设备和材料等。其中，高成本主要由人力和研发成本、流片成本、IP和EDA工具授权费用等组成。同时，芯片制造过程中涉及的晶圆厂投资、晶圆制造以及相关设备成本也将分摊到芯片的整体成本中。 工艺越先进，成本就越高。

根据 CEST 的模型，在 5 纳米节点制造的单个 300 毫米晶圆成本约为 16,988 美元，在 7 纳米节点制造的类似晶圆成本为 9,346 美元。 可以看到，相同尺寸的晶圆，5nm工艺节点的代工价格比7nm晶圆高出7000美元以上。

按节点计算2020年各芯片OEM销售价格（来源：CSET）

由此可以推断，基于3nm节点打造的晶圆成本可能达到3万美元左右，晶圆代工成本将进一步增加。

另一组数据也证实了这一点，成本价格很大程度上取决于芯片制造工艺和晶圆尺寸的差异。 根据IC Insights提供的数据，0.5μ200mm晶圆的代工收入（370美元）与≤20nm 300mm晶圆的代工收入（6050美元）相差超过16倍。 即使在相同的300mm晶圆尺寸下，≤20nm和28nm工艺的成本差异也是一倍。

2018 年主要技术节点和晶圆尺寸的每个晶圆代工厂的收入（来源：IC Insights）

可见，随着工艺节点的改进，代工成本将会大幅增加。

另外，除了晶圆厂建设和代工成本之外，晶圆厂商日常运营投入也不低（当然，这部分已经平均分配到代工成本上）。

根据台积电企业社会责任报告中的数据，2019年台积电全球能源消耗量达到143.3亿千瓦时。相比之下，2019年深圳1343.88万常住居民的全年居民用电量为146.64亿千瓦时。 由此可见，台积电每年消耗的电力巨大。

而且，工艺精度越高，或者光刻设备的精度越高，所需的功率也会成比例增加。 据台媒报道，以5nm为例，台积电5nm芯片量产时，该公司单位产品功耗较2019年增长了17.9%。

掩膜版又称光掩模、光掩模等，是微电子制造过程中的图形转移工具或母板。 其功能类似于传统相机的“底片”。 ，在掩模基板上雕刻微米级、纳米级精细图案自主半导体ip是什么意思，掩模版基板是图形设计和工艺技术的载体。

IBS数据显示，在16/14nm工艺中，所使用的掩模版成本约为500万美元，而到了7nm工艺时，掩模版成本迅速上升至1500万美元。

7nm工艺中，掩模成本约为1500万美元（来源：IBS）

我还从台积电（IEDM 2019）了解到，从10nm到5nm，随着EUV光刻技术的应用，使用的掩模数量有所减少，5nm和10nm工艺使用的掩模数量相似。

不同制程的Mask数量（来源：台积电）

然而，当掩模数量基本相同时，更先进的制造工艺会增加掩模的总成本，这可以反映出掩模平均成本的上升。

体现在芯片成本上，每个CPU的掩模成本等于总掩模成本/总产量。 如果整体产量较小，由于掩模版成本，芯片成本会较高； 如果产量足够大，比如每年几亿的出货量，那么巨大的产量就会分担掩模成本自主半导体ip是什么意思，可以大大降低每个CPU的掩模成本，从而使具有“更贵”属性的CPU工艺技术+较大产量”的CPU比“较便宜工艺技术+较小产量”的CPU便宜。

可以预见，到了3nm的时候，掩模版成本有望再次上涨，进一步增加芯片成本。

光刻机作为芯片制造阶段的核心设备之一，负责“雕刻”电路图案。 它的精度决定了工艺的精度。 其原理是将设计好的芯片图案印刷在掩模版上，然后用激光束穿过它。 图案化掩模版和光学透镜将具有光刻胶涂层的硅片上的芯片图案曝光，最后将掩模版上的图案转移到芯片的光刻胶涂层上。

随着工艺技术的发展，当达到7nm及更先进的技术节点时，需要波长更短的极紫外（EUV）光刻技术来实现更小的工艺。 荷兰ASML是全球唯一一家能够制造EUV光刻机的制造商。

台积电在7nm+推出EUV设备，但层数相对有限； 6nm增加了EUV层并优化了PDK（工艺设计套件）； 5nm具有完整的EUV能力。 随着芯片面临3nm及更先进的工艺，芯片制造商将需要具有高数值孔径EUV（高NA EUV）的新EUV光刻技术。 根据ASML的财报，他们正在开发采用高NA技术的下一代EUV光刻机，该机具有更高的数值孔径、分辨率和覆盖能力，与目前的EUV光刻机相比将提高70%。

然而，EUV光刻机的价格一直非常昂贵。 2018年，中芯国际与ASML签署订单协议，以1.2亿美元的价格订购一台EUV光刻机。 这个价格与PHOTRONICS披露的EUV光刻机价格基本一致。

设备成本（来源：PHOTRONICS）

从ASML最新的2021年第二季度财报来看，截至2021年7月4日，ASML今年已出货16台EUV光刻机，销售额达到24.561亿欧元，每台EUV光刻机的平均价格高达1.535。 十亿欧元。

ASML 2021年Q2财务报告（来源：ASML）

结合ASML历年（2018/2019/2020）财报数据可以看到，ASML的EUV光刻机订单从1.045亿欧元增长到1.44亿欧元，且价格逐年上涨。

ASML近三年财务报告（来源：ASML）

一台EUV光刻机的售价超过1亿美元，而且不容易买到。 ASML每次推出新一代EUV光刻机，新设备的产能都在稳步提升，但价格自然也更高。 据透露，ASML的第二代EUV光刻机将为NXE:5000系列，进一步提高光刻精度。 原计划于2023年发布，但现在推迟到2025-2026年，售价预计将超过3亿美元。

当然，除了最昂贵的EUV光刻机外，沉积、刻蚀、清洗、封装等环节所使用的设备和材料也很昂贵，而且随着工艺的发展，成本也在不断增加。

先进的制造工艺不仅需要巨大的建造成本，高昂的研发和人力成本也提高了设计公司的门槛。

芯片设计包括电路设计、版图设计、掩膜版制作等，需要考虑各种因素和知识结构。 以大家熟悉的5G SoC为例，行业厂商可以集成自研独立AI处理单元APU、多模通信基带、摄像头ISP、各种控制开关、微核等自研模块。 这部分成本很难具体估算，而且是长期的研发成果，但从人力成本上就可以看出投入的力度。

劳动力成本是研发成本的重要组成部分。 项目开发的效率和质量与工程师的数量和水平有关。 我国高级芯片设计工程师的年薪一般在50万至100万元之间。 据了解，赛灵思开发代号Everest的7nm工艺FPGA芯片时，历时4年、1500名工程师才研发成功，项目耗资超过10亿美元。 FPGA芯片已经如此，更复杂的高端CPU和GPU芯片所需的投资就更大。 Nvidia动用了2000名工程师来开发Xavier，开发成本达到了20亿美元。

一款芯片的开发成本取决于芯片尺寸、芯片类型等。有业内人士表示，最昂贵的设计（比如一些高端CPU）比IBS提供的数据要高，但其他设计（例如一些 ASIC）比 IBS 更昂贵。 这个数字要低得多。 总体而言，由于芯片设计的类型和形式千差万别且不断变化，因此很难预测其具体成本。

另一方面，晶体管架构向GAA的过渡也在增加芯片成本。

目前，随着深宽比不断增大，FinFET正在逼近物理极限。 为了制造更高密度的芯片，周围栅极晶体管（GAAFET）成为了新的技术选择。 因此，晶体管结构从FinFET到GAA成为摩尔定律延续的关键。

三星、台积电、英特尔都引入了GAA技术研究，其中三星率先采用GAA进行3nm芯片设计。 然而，GAA目前面临着各种挑战，包括n/p不平衡、底板效率、内部间距、栅极长度控制和器件覆盖率。

在技​​术变革的过程中，新技术需要更多的时间来开发，各个环节都需要新的技术和设备，这些都增加了芯片开发的成本。

EDA涵盖了集成电路设计、验证和仿真的所有过程。 芯片的用途、规格、特性、制造工艺几乎都在这个阶段完成。 EDA 工具可用于设计极其复杂的电路图，以创建功能强大的芯片。

根据ESD联盟数据，2020年EDA全球市场规模为114.67亿美元，相对于数千亿美元的芯片市场规模相对较小，但EDA对于芯片设计的效率和成本起着至关重要的作用。

EDA是一个市场规模较小但技术流程较长的行业。 它需要各种各样的软硬件工具相互配合，形成工具链。 以EDA巨头Synopsys为例，其完全覆盖整个芯片设计流程的工具链号称有500多种。 从Synopsys和Cadence的财报来看，2020年营收分别为36.9亿美元和26.8亿美元。 两家公司每年的研发投入均超过35%，新思科技的研发费用已达到惊人的10亿美元。 EDA软件的开发成本正在加速增长。

新思科技2021年Q2财报（来源：新思科技）

根据Synopsys最新财报，2021年第二季度营收为10.243亿美元，半导体和系统设计，包括EDA工具、IP产品、系统集成解决方案及相关服务； 软件完整性，包括安全和质量解决方案等。EDA收入达到5.876亿美元，占比约57%。

Synopsys 盈利数据（来源：Synopsys）

据网上资料显示，一个20人的研发团队设计一颗芯片所需的EDA工具采购成本为每年100万美元（包括EDA、LPDDR等IP采购成本）。 从EDA的行业属性和高昂的研发投入可以预见，当到了3nm工艺时，EDA工具的授权费用自然会更加昂贵。

半导体IP是指集成电路设计中那些经过验证、可重复使用、具有一定功能、具有自主知识产权的设计模块。 芯片公司可以购买IP来实现特定的功能（如ARM的Cortex系列CPU、Mali系列GPU IP授权等，其他小模块也必须购买，如音视频编解码器、DSP、NPU…等）。 ），这种类似于“搭积木”的开发模式可以大大缩短芯片的开发周期。 提高性能和可靠性ip形象，同时降低芯片设计难度。

芯片设计主要是因为芯片核心的底层架构（知识产权和技术壁垒）掌握在少数厂商手中，专利费用可能达到设计成本的50%以上。 据了解，过去ARM通常要求客户选择特定的芯片设计方案，并为其提前支付授权费用。 这种模式一般需要制造商一次花费数百万美元才能被允许使用（具体金额取决于许可技术的复杂程度，通常在100万美元到1000万美元之间），同时，芯片完成后投入生产后，将再次使用。 芯片最终价格的1%-3%作为专利费支付给IP制造商。

另一方面，根据新思科技和Cadence的业绩数据，新思科技的IP和系统集成收入占比从2017年的28%增长到2020年的33%，达到1202.6万美元； Cadence的IP占比从2016年的11%增长到2020年的14%。

2017-2020年Synopsys收入构成（单位：百万美元）

可见，IP是技术含量最高的价值节点。 随着芯片制造工艺越来越先进、芯片价格上涨，IP研发难度和授权费用也会增加。

写在最后

上述因素和环节叠加，先进制造工艺的芯片成本自然居高不下。

笔者无法准确计算和预测3nm或任何工艺节点的成本价格，只能根据能收集到的有限数据得出尽可能客观的意见。 同时希望大家能够基于此更好地理解先进技术带来芯片成本大幅增加的原因。

目前，随着半导体制造工艺的不断发展，摩尔定律的推进速度正在逐渐放缓。 芯片成本已经成为阻碍先进制造工艺发展的重要因素，但成本永远不会是根本原因。 归根结底，金钱终究只是一个辅助功能。

FinFET技术的发明人胡正明教授曾表示，半导体行业大约每20年就会出现新的危机。 20年前，大家都很悲观，看不到如何提高芯片性能、降低功耗、控制成本。

如今，半导体行业或许已经来到了20年周期的危机周期节点，摩尔定律活力的延续需要创新技术和设备的突破。 当先进制造工艺达到3nm、2nm、1nm时，半导体产业未来发展在哪里？