芯片ip设计是什么意思-如何从头开始设计芯片？

在各方推动下，集成电路已成为时代热点。 关于芯片设计的复杂性和难度的文章有很多。 老鲁打算从EDA使用的角度来走一遍芯片的设计过程。 老驴画完第一张图后，发现自己只熟悉了数字电路部分的一小部分。 他对系统、软件和上层应用一无所知，只能归为“其他”。

对于消费者来说，可以使用的系统包括数字集成电路、模拟集成电路、系统软件和上层应用程序。 关于各个部分的功能，借用IC咖啡胡老师的精品图，一目了然。 外界是一个模拟世界，所以凡是需要与外界接口的部分都需要模拟集成电路。 模拟集成电路将采集到的外部信息转换为0/1后交给数字集成电路进行处理，然后数字集成电路将处理后的信号转换为模拟信号输出； 而所有这些计算都是在系统软件的指挥和监控下完成的芯片ip设计是什么意思卡通人物，所以俗话说：芯片是骨架，系统软件是灵魂。

数字集成电路的设计和实现过程是一个相当漫长的过程。 以手机基带芯片为例。 对于3G、4G、5G，工程师最初会看到无数页的协议文档。 架构师应该根据协议来确定：协议的哪些部分可以用软件实现，哪些部分需要用硬件实现； 算法工程师应该深入研究协议的每一部分芯片ip设计是什么意思，并选择实现时使用的算法； 芯片设计工程师需要选择算法工程师预定的算法被描述为RTL； 芯片验证工程师需要根据算法工程师选择的算法设计测试向量，并对RTL进行功能和性能验证； 数字化实施工程师需要将RTL Kneading转换为GDS； 芯片生产因为太复杂而完全交给代工厂，封装也做了； 对于测试，大多数公司都是租用第三方测试基地，由自己的测试工程师来完成，只有少数有钱的公司才能做到。 将有自己的测试平台。

芯片的性能60%取决于架构师。 中国优秀的建筑师不超过三位数，优秀的建筑师不超过两位数。 架构师是芯片灵魂、食物链顶端的创造者。 ，是一个辉煌的存在，就驴子的肤浅认知而言，除了office，似乎没有架构设计的EDA工具； 架构敲定后，大量算法工程师紧跟协议中规定的每一点。 算法，用C/C++做精确的仿真，保证功能、精度、效率、吞吐量等指标，Matlab和GCC应该是他们用得最多的工具。

设计工程师根据算法工程师经过反复仿真选择的算法，将抽象描述或定点C转换为RTL。 在设计过程中，需要反复进行仿真和综合，以确定设计功能的正确性以及设计所能实现的PPA。 除了RTL之外，设计工程师还需要根据设计目标编写SDC和电源意图，并做相应的质量检查。 设计工程师需要使用多种EDA工具：

老驴认为从整合开始，从脑力劳动到体力劳动，与盖房子相比，就是从设计师到泥瓦匠。 集成工程师需要将芯片中使用的所有模块相互连接。 指导原则由架构工程师确定。 不过据说目前还没有有效的集成工具，常用的是emac。

核实

那么，在实际项目中，验证和综合会从RTL编码开始交叉，反复迭代。

验证在数字芯片设计中占有很大的比重。 近年来，在设计复杂性的驱动下，验证方法论和验证手段不断更新，从OVM到UVM，从动态验证到静态验证，从FPGA到Emulator，所有创新的目的可以概括为：快速、完整、简单进行调试。 验证涉及很多方面。 一方面，验证工程师必须对相关协议算法有足够的了解，并根据架构和算法工程师设定的目标设计仿真向量； 另一方面，他们必须对设计本身有足够的了解，以提高验证效率，缩短验证时间。 验证工程师需要掌握很多技术，使用很多工具。

在数字验证领域，C、S、M仍然几乎占据主导地位。 老鲁已经很多年没有做过验证了。 除了VCS、Verdi、Modelsim之外，他对S、M验证相关的工具几乎一无所知。 这里有全套的C验证。 举个例子。

FPGA的一个主要应用就是验证，所以我就提一下。 世界上曾经有两家强大的FPGA公司，一家是Altera，一家是Xilinx。 后来Altera找到了Mentor这样的大师，把自己卖了。 除了可编程逻辑之外，FPGA通常还集成了各种IP，例如CPU、DSP、DDR控制器等。每个FPGA都有各种配置。 根据集成的IP、可编程逻辑的规模、所能达到的速度，价格差别很大。 与ASIC相比，FPGA还拥有相应的一套EDA工具，用于综合、布局、编程和调试。 如：Synplify、Quartus。

国内现状：静态验证、动态验证、仿真器几乎空白； 国内一些FPGA公司在低端领域做得很好，但高端领域几乎是空白。 任重而道远，不做作，踏踏实实做事！

完成

按照上面所说，我们继续跟踪数字芯片的设计和实现流程，今天我们进入实现阶段。 我们只熟悉综合、形式验证、低功耗验证、RTL功耗分析、STA以及本节的其他部分。 没有进一步的研究，只是过程。

整个实现阶段可以概括为玩弄EDA工具和基于EDA工具的方法论。 EDA工具无疑是实施阶段的主导者。 一款芯片做得好不好，取决于实现阶段之前工程师的能力。 实施阶段之后，基本上取决于 EDA 工具的表现如何。 整个设计和实现过程涉及到很多工具。 以下是四位主要参与者。 空白部分并不代表没有人，而是驴子不知道。

数字电路实现过程从大的方向上可以分为两个部分：优化和验证。 优化会改变逻辑描述方式，改变逻辑结构，插入新的逻辑。 所有这些行为都有引入错误的风险，因此需要对验证工具进行监控； 验证，确保逻辑优化过程不改变逻辑功能，确保Timing满足既定目标要求。 有必要确保不违反物理规则和信号完整性。 所有这些验证都有一套相应的通过规则。 如果任何一项不符合标准，则不能用于生产。

高级综合：所谓高级综合就是将C/C++/System C描述的设计意图“翻译”成Verilog/System Verilog描述的RTL，多用于以运算逻辑为主的设计。 除了三巨头之外，市场上还有很多小公司在这一点上也做得很好。

综合：在实现过程中，就其背后的算法而言，综合一定是最困难、最复杂的。 Synthesis首先将Verilog/System Verilog/VHDL描述的逻辑转换为Gtech描述的逻辑，然后对Gtech的逻辑进行优化，优化后将Gtech的描述映射到相应的工艺库。 优化过程涉及很多方面。 近年来，EDA工具的发展方向基本可以概括为：容量、速度、关联性。 容量：指可处理的设计规模； 速度：指EDA工具的优化速度； 相关性：指布局布线之间的相关性。 主流工具：Genus、Design Compiler。 此时，几乎不可能出现后起之秀，除非有一天，整个数字电路的设计方法论发生颠覆性的创新。

DFT：插入压缩解压逻辑、插入扫描链、插入Mbist、插入Lbist、插入边界扫描、插入OCC、插入Test Point、生成ATPG模式、故障诊断，DFT工程师像老中医一样插入、观察、诊断。 目前市场上DFT工程师供不应求且价格昂贵！ 主流工具：Tessenst、Modus、TetraMax。

ECO：每当引入新事物时，都可能会引入错误。 如果尽早发现错误，可以重新运行实施过程。 如果后来发现bug并且重新运行流程的成本太高，通常的方法是ECO。 对于简单的bug修复，手动ECO还可以，但是对于复杂的bug修复，手动ECO就无能为力了，所以需要EDA工具来完成相应的工作。 当今世界上最好的自动 ECO 工具是 Conformal ECO。 最近也有一些初创公司在做相应的点工具。 整个思路和CECO类似，但是没有自己的综合工具来优化ECO之后的补丁，很难得到好的结果。

布局和布线：在进入纳米时代之前，布局和布线并没有那么复杂。 从90nm到如今的3nm，布局布线的复杂度呈指数级增长。 近年来，从布局规划到布局、CTS 到布线的每个步骤所涉及的算法都得到了改进。 颠覆性的创新已经出现，从Innovus的出现开始，布局布线进入了一个新时代。 AI浪潮下，C、S都纷纷投入其中。 要做世界上最智能的布局布线工具，也许有一天可以像和小度对话一样：

RTL功耗分析：该步骤可以在实现侧完成，也可以在实现之前完成。 分析过程比较简单：读入RTL、SDC、仿真激励，计算分析平均功耗和瞬时功耗，找出设计中的“功耗缺陷”，指导Designer优化功耗。 主流工具有：Joules、Spyglass、PowerArtist。

形式验证：在整个实现过程中，形式验证充当逻辑功能等价性的监督者。 任何一步优化之后，都需要进行形式化验证，以确保优化过程中逻辑功能没有发生改变。 主流工具：LEC、Formality。 随着设计规模的迅速增大和优化技术的快速发展，形式化验证的难度和时间逐渐增加。 SmartLEC 是复杂设计的先驱。

低功耗验证：对于低功耗设计，低功耗验证需要验证CPF/UPF/1801的语法语义和描述意图，验证低功耗单元没有插太多、没有漏接、或者随机插入，必须验证电源与地的连接是否符合设计意图，并且必须验证电气特性的完整性。 主流工具：CLP。

STA：时序签核ip形象，STA看似复杂，但实际上并不复杂。 与优化过程相比，要简单得多。 除了Timing ECO之外，STA的所有动作都只是计算而不是解决方案。 举个不恰当的例子：STA就像幼儿园算术题，加数和被数都有，只求和； 而优化过程就是寻找最优解或者近似最优解的过程，难度要大得多。 近年来，STA EDA工具主要集中在几个方向：如何模拟制造过程中的随机工艺偏差、如何应对超大规模设计以及如何模拟新工艺节点电气特性对时序的影响。

电源签核：验证设计的电源网络是否足够强大，分析、发现、纠正：IR-drop 和 EM。 主流工具：Voltus、RedHawk。

物理验证：验证所有管道、过孔和接线是否符合 Foundry 制定的规则。 这是一项劳动密集型任务。 这有点像盖房子后清理垃圾。 主流工具：Calibre、PVS、ICV。

整个数字化实施过程涉及许多工具。 三巨头一路领先，但身后基本没有追随者。 偶尔有一些后起之秀在某个工具上做得很好，大部分都会被三巨头吃掉。 这也是行业惯例。 从市值来看，三大巨头加起来虽然不如互联网公司的腿粗，但在整个芯片设计和实现过程中却不可或缺。 我国要想壮大芯片产业，就必须加大对EDA的投入，才能让围棋离被掐断更进一步。